SoC
[Verilog] 시뮬레이션이란? 테스트벤치란? DUT란?
꾸딱
2023. 3. 6. 19:47
설계를 하며 헷갈렸던 부분을 설명하면서 정리하는 시간을 가져봅니다.
DUT(Design under test) 란?
시뮬레이션(test)하고자 하는 설계된 환경
예를 들어
하나님이 사람을 설계했다고 가정했을때
사람의 소화계로 생각해봅시다.
사람의 소화계가 하나님에 의해 설계되어있습니다.
설계된 소화계를 우리는 DUT(design under test) 라고 합니다.
실제로는 Verilog와 VHDL로 작성된 하드웨어 설계입니다.
여기서 input(인풋)은 ?
눈, 입, 코
output(아웃풋)은 ?
소장, 항문과 요도
만일 설계가 잘못된다면 ..
(만약 인풋과 아웃풋을 반대로 설정했다면?)
큰일이 납니다.
사람을 창조하기 전에 설계단계에서 잘못된 것을 알아차려야겠죠!
예를들어 물을 마시거나, 과자를 먹거나 등의 인풋에 신호를 주었을때,
아웃풋이 정상적으로 동작하는지 확인해야합니다!
시뮬레이션이란?
설계가 제대로 되었는지 확인하는 과정
이것을 시뮬레이션이라고 합니다.
이 시뮬레이션을 꾸리려면 어떤 것을 어떤 방식으로 어느 주기로 줘야될지
환경을 꾸리게 됩니다.
감자칩 한 봉지를 입(인풋)에 어느정도 주기로 넣을지.. 등을 생각을 하게 되죠.
테스트벤치(testbench)란?
디자인에 대한 시뮬레이션을 실행하기 위한 환경